Cours:SaeCpld : Différence entre versions
(Contenu remplacé par « =Modalité d'évaluation= =Organisation des travaux= *Le travail sera mené par trinôme. Vous devrez organiser vos travaux de manière à ce que chacun soit actif... ») |
|||
Ligne 15 : | Ligne 15 : | ||
=Présentation du projet= | =Présentation du projet= | ||
− | + | Vous allez réaliser la commande d'un moteur brushless (moteur synchrone à aimant permanent) | |
+ | =Tâches à réaliser= | ||
+ | |||
+ | ==obtenir la position du rotor== | ||
+ | |||
+ | ==interface utilisateur== | ||
+ | |||
+ | |||
+ | ==génération des PWMs== | ||
+ | On utilisera dans un 1er temps une carte de10 | ||
+ | ===module PWM=== | ||
+ | |||
+ | créer un module PWM qui aura : | ||
+ | *en entrées: | ||
+ | **clk : horloge à 50MHz | ||
+ | **rcyclique : integer 0 à 1023 | ||
+ | **enable : bit | ||
+ | *2 sorties : | ||
+ | **tH : bit qui pilotera le transistor du haut du 1/2 pont | ||
+ | **tL : bit qui pilotera le transistor du bas du 1/2 pont | ||
+ | *description du fonctionnement | ||
+ | **les changements d'état des sorties se feront uniquement sur un front montant de l'horloge | ||
+ | **un compteur modulo 1024 s'incrémente sur chaque front d'horloge | ||
+ | **si enable=0 alors les sorties sont à 0 | ||
+ | **si enable=1 alors : | ||
+ | ***si compteur<rcylique tH=1 et tL=0 | ||
+ | ***si compteur>rcyclique tH=0 et tL=1 | ||
=Liens/Ressources= | =Liens/Ressources= |
Version du 1 décembre 2023 à 15:18
Sommaire
Modalité d'évaluation
Organisation des travaux
- Le travail sera mené par trinôme. Vous devrez organiser vos travaux de manière à ce que chacun soit actif pour faire avancer le projet
- Il y aura une partie individuelle
- puis 1 travail de regroupement du travail
Calendrier indicatif
Présentation du projet
Vous allez réaliser la commande d'un moteur brushless (moteur synchrone à aimant permanent)
Tâches à réaliser
obtenir la position du rotor
interface utilisateur
génération des PWMs
On utilisera dans un 1er temps une carte de10
module PWM
créer un module PWM qui aura :
- en entrées:
- clk : horloge à 50MHz
- rcyclique : integer 0 à 1023
- enable : bit
- 2 sorties :
- tH : bit qui pilotera le transistor du haut du 1/2 pont
- tL : bit qui pilotera le transistor du bas du 1/2 pont
- description du fonctionnement
- les changements d'état des sorties se feront uniquement sur un front montant de l'horloge
- un compteur modulo 1024 s'incrémente sur chaque front d'horloge
- si enable=0 alors les sorties sont à 0
- si enable=1 alors :
- si compteur<rcylique tH=1 et tL=0
- si compteur>rcyclique tH=0 et tL=1