Cours:TP M1102 TP 5 Corr : Différence entre versions

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==Exercice 2==
 
==Exercice 2==
 
===Question 1===
 
===Question 1===
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library IEEE;
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use IEEE.STD_LOGIC_1164.ALL;
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ENTITY compteur IS PORT (
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  clk: IN std_logic;
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  HEX0: OUT std_logic_vector(6 downto 0));
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END compteur;
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ARCHITECTURE arch_compteur OF compteur IS
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-- les somposants :
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COMPONENT cmpt7seg IS
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  PORT(CLK : IN STD_LOGIC;
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    s_7segs : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
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END COMPONENT cmpt7seg;
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COMPONENT cmpt24bits IS
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  PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
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    clk_slow : OUT STD_LOGIC); -- une seule sortie
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END COMPONENT cmpt24bits;
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-- LE FIL INTENE
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SIGNAL s_hologe_lente : std_logic;
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BEGIN
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  i1 : cmpt24bits PORT MAP(
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    clk_50MHz => clk,
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clk_slow => s_hologe_lente);
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  i2 : cmpt7seg PORT MAP (
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    clk_lent => s_hologe_lente,
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a => HEX0(0),
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        b => HEX0(1),
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c => HEX0(2),
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d => HEX0(3),
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e => HEX0(4),
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f => HEX0(5),
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g => HEX0(6));
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END arch_compteur;
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-- Compteur 8 bits
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-- horloge lente 3 Hz
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library IEEE;
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use IEEE.STD_LOGIC_1164.ALL;
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use ieee.std_logic_arith.all;
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use ieee.std_logic_unsigned.all;
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ENTITY cmpt24bits IS
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  PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
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    clk_slow : OUT STD_LOGIC); -- une seule sortie
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END cmpt24bits;
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ARCHITECTURE arch_cmpt24bits OF cmpt24bits IS
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  signal cmpt : std_logic_vector(23 downto 0);
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BEGIN
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  process(clk_50MHz) begin
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    if rising_edge(clk_50MHz) then
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      cmpt <= cmpt + 1;
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    end if;
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  end process;
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  clk_slow <= cmpt(23);  -- partie combinatoire de construction de l'horloge lente
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END arch_cmpt24bits;
  
 
===Question 2===
 
===Question 2===

Version du 29 septembre 2020 à 13:25

TP 5

Exercice 1

L'exercice 1 a déjà été corrigé dans Corrigé du TP4 (Exercice 4). Il ne sera donc réalisé en TP5 que s'il ne l'a pas été en TP 4.

Exercice 2

Question 1

library IEEE; use IEEE.STD_LOGIC_1164.ALL; ENTITY compteur IS PORT ( 

 clk: IN std_logic;
 HEX0: OUT std_logic_vector(6 downto 0));

END compteur;

ARCHITECTURE arch_compteur OF compteur IS -- les somposants : COMPONENT cmpt7seg IS 

 PORT(CLK : IN STD_LOGIC;
   s_7segs : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));

END COMPONENT cmpt7seg;

COMPONENT cmpt24bits IS 

 PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
   clk_slow : OUT STD_LOGIC); -- une seule sortie

END COMPONENT cmpt24bits; -- LE FIL INTENE SIGNAL s_hologe_lente : std_logic; BEGIN 

 i1 : cmpt24bits PORT MAP(
   clk_50MHz => clk,

clk_slow => s_hologe_lente); 

 i2 : cmpt7seg PORT MAP (
   clk_lent => s_hologe_lente,

a => HEX0(0), 

        b => HEX0(1),

c => HEX0(2), d => HEX0(3), e => HEX0(4), f => HEX0(5), g => HEX0(6)); END arch_compteur;

-- Compteur 8 bits


-- horloge lente 3 Hz library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; ENTITY cmpt24bits IS 

 PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
   clk_slow : OUT STD_LOGIC); -- une seule sortie

END cmpt24bits;

ARCHITECTURE arch_cmpt24bits OF cmpt24bits IS 

 signal cmpt : std_logic_vector(23 downto 0);

BEGIN 

 process(clk_50MHz) begin
   if rising_edge(clk_50MHz) then
     cmpt <= cmpt + 1;
   end if;
 end process;
 clk_slow <= cmpt(23);  -- partie combinatoire de construction de l'horloge lente

END arch_cmpt24bits;

Question 2

Question 3

Exercice 3

Exercice 4

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