Cours:TP M1102 TP 5 Corr : Différence entre versions
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==Exercice 2== | ==Exercice 2== | ||
===Question 1=== | ===Question 1=== | ||
+ | Le compteur 8 bits utilisé ici était donné dans le TP4. On a simplement modifié le nom de son horloge. | ||
+ | <source lang=VHDL> | ||
library IEEE; | library IEEE; | ||
use IEEE.STD_LOGIC_1164.ALL; | use IEEE.STD_LOGIC_1164.ALL; | ||
ENTITY compteur IS PORT ( | ENTITY compteur IS PORT ( | ||
clk: IN std_logic; | clk: IN std_logic; | ||
− | + | Leds8: OUT std_logic_vector(7 downto 0)); | |
END compteur; | END compteur; | ||
ARCHITECTURE arch_compteur OF compteur IS | ARCHITECTURE arch_compteur OF compteur IS | ||
− | -- les | + | -- les composants : |
− | COMPONENT | + | COMPONENT cmpt8bits IS |
− | PORT( | + | PORT(clk : IN STD_LOGIC; |
− | + | cnt : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); | |
− | END COMPONENT | + | END COMPONENT cmpt8bits; |
COMPONENT cmpt24bits IS | COMPONENT cmpt24bits IS | ||
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BEGIN | BEGIN | ||
i1 : cmpt24bits PORT MAP( | i1 : cmpt24bits PORT MAP( | ||
− | + | clk_50MHz => clk, | |
− | + | clk_slow => s_hologe_lente); | |
− | i2 : | + | i2 : cmpt8bits PORT MAP ( |
− | + | clk => s_hologe_lente, | |
− | + | cnt => leds8); | |
− | |||
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END arch_compteur; | END arch_compteur; | ||
-- Compteur 8 bits | -- Compteur 8 bits | ||
− | + | library IEEE; | |
+ | use IEEE.STD_LOGIC_1164.ALL; | ||
+ | use ieee.std_logic_arith.all; | ||
+ | use ieee.std_logic_unsigned.all; | ||
+ | ENTITY cmpt8bits IS | ||
+ | PORT(clk : IN STD_LOGIC; | ||
+ | cnt : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); | ||
+ | END cmpt8bits; | ||
+ | |||
+ | ARCHITECTURE arch_cmpt8bits OF cmpt8bits IS | ||
+ | signal cmpt : std_logic_vector(7 downto 0); | ||
+ | BEGIN | ||
+ | process(clk_50) begin | ||
+ | if rising_edge(clk_50) then | ||
+ | cmpt <= cmpt + 1; | ||
+ | end if; | ||
+ | end process; | ||
+ | cnt <= cmpt; | ||
+ | END arch_cmpt8bits; | ||
-- horloge lente 3 Hz | -- horloge lente 3 Hz | ||
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clk_slow <= cmpt(23); -- partie combinatoire de construction de l'horloge lente | clk_slow <= cmpt(23); -- partie combinatoire de construction de l'horloge lente | ||
END arch_cmpt24bits; | END arch_cmpt24bits; | ||
+ | </source> | ||
===Question 2=== | ===Question 2=== |
Version du 29 septembre 2020 à 13:32
Sommaire
TP 5
Exercice 1
L'exercice 1 a déjà été corrigé dans Corrigé du TP4 (Exercice 4). Il ne sera donc réalisé en TP5 que s'il ne l'a pas été en TP 4.
Exercice 2
Question 1
Le compteur 8 bits utilisé ici était donné dans le TP4. On a simplement modifié le nom de son horloge.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
ENTITY compteur IS PORT (
clk: IN std_logic;
Leds8: OUT std_logic_vector(7 downto 0));
END compteur;
ARCHITECTURE arch_compteur OF compteur IS
-- les composants :
COMPONENT cmpt8bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END COMPONENT cmpt8bits;
COMPONENT cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END COMPONENT cmpt24bits;
-- LE FIL INTENE
SIGNAL s_hologe_lente : std_logic;
BEGIN
i1 : cmpt24bits PORT MAP(
clk_50MHz => clk,
clk_slow => s_hologe_lente);
i2 : cmpt8bits PORT MAP (
clk => s_hologe_lente,
cnt => leds8);
END arch_compteur;
-- Compteur 8 bits
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt8bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END cmpt8bits;
ARCHITECTURE arch_cmpt8bits OF cmpt8bits IS
signal cmpt : std_logic_vector(7 downto 0);
BEGIN
process(clk_50) begin
if rising_edge(clk_50) then
cmpt <= cmpt + 1;
end if;
end process;
cnt <= cmpt;
END arch_cmpt8bits;
-- horloge lente 3 Hz
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END cmpt24bits;
ARCHITECTURE arch_cmpt24bits OF cmpt24bits IS
signal cmpt : std_logic_vector(23 downto 0);
BEGIN
process(clk_50MHz) begin
if rising_edge(clk_50MHz) then
cmpt <= cmpt + 1;
end if;
end process;
clk_slow <= cmpt(23); -- partie combinatoire de construction de l'horloge lente
END arch_cmpt24bits;