<accesscontrol>Acces:Prof</accesscontrol>
=TP 3=
==Exercice 1==
===Question 1===
La table de vérité donnée dans wikipédia est :
{| class="wikitable centre" style="text-align:center"
|-
! scope=col | A
! scope=col | B
! scope=col | Cin
! scope="col" | S
! scope=col | Cout
|-
||0||0||0||'''0'''||'''0'''
|-
||0||0||1||'''1'''||'''0'''
|-
||0||1||0||'''1'''||'''0'''
|-
||0||1||1||'''0'''||'''1'''
|-
||1||0||0||'''1'''||'''0'''
|-
||1||0||1||'''0'''||'''1'''
|-
||1||1||0||'''0'''||'''1'''
|-
||1||1||1||'''1'''||'''1'''
|-
|}

Nous allons la modifier légèrement pour ses entrées et sorties : les 3 entrées sont regroupées et les 2 sorties sont aussi regroupées ensemble

; Table de vérité
:{| border cellspacing="0" width="150"
|- style = "background:#b3e2d1;text-align:center"
| colspan="3"|Entrées||colspan="2"|Sorties
|- style="text-align:center"
|'''e(2)=Cin'''||'''e(1)=B'''||'''e(0)=A'''||'''S(1)=Cout'''||'''S(0)=S'''
|- style="text-align:center"
||0||0||0||'''0'''||'''0'''
|- style="text-align:center"
||0||0||1||'''0'''||'''1'''
|- style="text-align:center"
||0||1||0||'''0'''||'''1'''
|- style="text-align:center"
||0||1||1||'''1'''||'''0'''
|- style="text-align:center"
||1||0||0||'''0'''||'''1'''
|- style="text-align:center"
||1||0||1||'''1'''||'''0'''
|- style="text-align:center"
||1||1||0||'''1'''||'''0'''
|- style="text-align:center"
||1||1||1||'''1'''||'''1'''
|}

'''ATTENTION''' :
Nous avons aussi volontairement changé l'ordre ses entrées et des sorties.Il est préférable d'avoir les sorties dans ce sens pour avoir le poids fort des deux bits de sortie à gauche. Pour les entrées c'est moins important.

Voici le fichier VHDL correspondant :
<source lang=vhdl>
--vérifié OK le 2/10/20
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
ENTITY add1bit IS PORT(
e : in std_logic_vector(2 downto 0); -- Cin, B, A
s : out std_logic_vector(1 downto 0)); -- Cout, S
END add1bit;

ARCHITECTURE arch of add1bit IS
BEGIN
with e select
S <= "00" when "000", --0+0+0=00
"01" when "001", --0+0+1=01
"01" when "010", --0+1+0=01
"10" when "011", --0+1+1=10
"01" when "100", --1+0+0=01
"10" when "101", --1+0+1=10
"10" when "110", --1+1+0=10
"11" when others;--1+1+1=11
END arch;
</source>

et le fichier de contraintes associé :
<pre>
To,Direction,Location,I/O Bank,VREF Group,Fitter Location,I/O Standard,Reserved,Current Strength,Slew Rate,Differential Pair,Strict Preservation

e[0],Unknown,PIN_C10,7,B7_N0,PIN_C10,3.3-V LVTTL,,,,,
e[1],Unknown,PIN_C11,7,B7_N0,PIN_C11,3.3-V LVTTL,,,,,
e[2],Unknown,PIN_D12,7,B7_N0,,3.3-V LVTTL,,,,,

s[0],Unknown,PIN_A8,7,B7_N0,PIN_A8,3.3-V LVTTL,,,,,
s[1],Unknown,PIN_A9,7,B7_N0,,3.3-V LVTTL,,,,,
</pre>

===Question 2===
Il faut déjà définir les entrées et sorties de notre problème, autrement dit définir l'entité. Parmi les diverses solutions possibles, nous allons choisir

<source lang=vhdl>
library IEEE;
use IEEE.std_logic_1164.all;
--use IEEE.std_logic_arith.all;
--use IEEE.STD_LOGIC_UNSIGNED.all;

ENTITY add4 IS
PORT (A,B : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
Cin : IN STD_LOGIC; --retenue entrée dans le schéma
S : OUT STD_LOGIC_VECTOR(4 DOWNTO 0)); --retenue en S(4)
END add4;
</source>

Si l'on compare au schéma de l'énoncé :

[[File:Ripplecarryadder.png|centre|Additionneur à propagation de retenue.]]

on impose ainsi les correspondances suivantes :

'''Schéma''' <-> '''VHDL'''
* REntrée <-> Cin
* A3 <-> A(3)
* A2 <-> A(2)
* A1 <-> A(1)
* A0 <-> A(0)
* B3 <-> B(3)
* B2 <-> B(2)
* B1 <-> B(1)
* B0 <-> B(0)
* RSortie <-> S(4)
* S3 <-> S(3)
* S2 <-> S(2)
* S1 <-> S(1)
* S0 <-> S(0)

Le programme VHDL devient :

<source lang=vhdl>
library IEEE;
use IEEE.std_logic_1164.all;
--use IEEE.std_logic_arith.all;
--use IEEE.STD_LOGIC_UNSIGNED.all;

ENTITY add4 IS
PORT (A,B : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
Cin : IN STD_LOGIC; --retenue entrée dans le schéma
S : OUT STD_LOGIC_VECTOR(4 DOWNTO 0)); --retenue en S(4)
END add4;

ARCHITECTURE arch_add4 of add4 IS

COMPONENT add1bit IS PORT(
e : in std_logic_vector(2 downto 0); -- Cin, B, A
s : out std_logic_vector(1 downto 0)); -- Cout, S
END COMPONENT add1bit;

SIGNAL R1, R2, R3 : std_logic; --fils internes non nommés dans le schéma : R1 à droite
BEGIN
i0: add1bit PORT MAP(
e(2) => Cin,
e(1) => B(0),
e(0) => A(0),
S(1) => R1,
S(0) => S(0)); --Il n'y a aucune ambiguité pour VHDL ici
i1: add1bit PORT MAP(
e(2) => R1,
e(1) => B(1),
e(0) => A(1),
S(1) => R2,
S(0) => S(1));
i2: add1bit PORT MAP(
e(2) => R2,
e(1) => B(2),
e(0) => A(2),
S(1) => R3,
S(0) => S(2));
i3: add1bit PORT MAP(
e(2) => R3,
e(1) => B(3),
e(0) => A(3),
S(1) => S(4),
S(0) => S(1));
END arch_add4

--******** Composant à câbler *********
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

ENTITY add1bit IS PORT(
e : in std_logic_vector(2 downto 0); -- Cin, B, A
s : out std_logic_vector(1 downto 0)); -- Cout, S
END add1bit;

ARCHITECTURE arch of add1bit IS
BEGIN
with e select
S <= "00" when "000", --0+0+0=00
"01" when "001", --0+0+1=01
"01" when "010", --0+1+0=01
"10" when "011", --0+1+1=10
"01" when "100", --1+0+0=01
"10" when "101", --1+0+1=10
"10" when "110", --1+1+0=10
"11" when others;--1+1+1=11
END arch;
</source>

Le fichier de contraintes peut être simpllifié à :
<pre>
To,Direction,Location,I/O Bank,VREF Group,Fitter Location,I/O Standard,Reserved,Current Strength,Slew Rate,Differential Pair,Strict Preservation

A[0],Unknown,PIN_C10,7,B7_N0,PIN_C10,3.3-V LVTTL,,,,,
A[1],Unknown,PIN_C11,7,B7_N0,PIN_C11,3.3-V LVTTL,,,,,
A[2],Unknown,PIN_D12,7,B7_N0,,3.3-V LVTTL,,,,,
A[3],Unknown,PIN_C12,7,B7_N0,,3.3-V LVTTL,,,,,
B[0],Unknown,PIN_A12,7,B7_N0,,3.3-V LVTTL,,,,,
B[1],Unknown,PIN_B12,7,B7_N0,,3.3-V LVTTL,,,,,
B[2],Unknown,PIN_A13,7,B7_N0,,3.3-V LVTTL,,,,,
B[3],Unknown,PIN_A14,7,B7_N0,,3.3-V LVTTL,,,,,
Cin,Unknown,PIN_B14,7,B7_N0,,3.3-V LVTTL,,,,,

S[0],Unknown,PIN_A8,7,B7_N0,PIN_A8,3.3-V LVTTL,,,,,
S[1],Unknown,PIN_A9,7,B7_N0,,3.3-V LVTTL,,,,,
S[2],Unknown,PIN_A10,7,B7_N0,,3.3-V LVTTL,,,,,
S[3],Unknown,PIN_B10,7,B7_N0,,3.3-V LVTTL,,,,,
S[4],Unknown,PIN_D13,7,B7_N0,,3.3-V LVTTL,,,,,
</pre>

==Exercice 2==
Il n'est pas inutile de comprendre ce que fait le schéma de l'énoncé, en particulier la présence des OU EXCLUSIFs.

*Passer du binaire au code EXCESS-3 revient à ajouter 3, d'où la présence de l'additionneur avec les entrées (B3,B2,B1,B0) fixées à (GND,GND,Vcc,Vcc) c'est à dire (0,0,1,1)2 c'est à dire 3. C'est vrai que l'on passe à travers des OU EXCLUSIFs mais si vous mettez le '''Cin Global à 0 les OU EXCLUSIFS sont équivalents à des fils simples''' !!!!
* Si vous mettez le Cin Global à 1, les OU EXCLUSIFS sont équivalents à des inverseurs logiques ce qui rentre donc dans (B3,B2,B1,B0) est (0,0,1,1)2 c'est à dire le complément bit à bit de 310 + la retenue Cin = 1. On fait donc un complément logique bit à bit auquel on ajoute un et cela s'appelle un complément à deux qui revient à faire une soustraction.

Comme d'habitude la résolution du problème passe par la définition des entrées/sorties c'est à dire de l'entité. On vous propose donc l'entité suivante :

<source lang=vhdl>
library IEEE;
use IEEE.std_logic_1164.all;

ENTITY XS3Reversible IS
PORT (E : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
Cin : IN STD_LOGIC; --retenue pour choix du sens de codage
Cout : OUT STD_LOGIC; -- il y a une retenue en sortie de add4 : S(4)
s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END XS3Reversible;
</source>

Voici donc le code VHDL global :

<source lang=vhdl>
library IEEE;
use IEEE.std_logic_1164.all;
--use IEEE.std_logic_arith.all;
--use IEEE.STD_LOGIC_UNSIGNED.all;

ENTITY XS3Reversible IS
PORT (E : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
Cin : IN STD_LOGIC; --retenue pour choix du sens de codage
Cout : OUT STD_LOGIC; -- il y a une retenue en sortie de add4
s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END XS3Reversible;

ARCHITECTURE arch_XS3Reversible OF XS3Reversible IS
--Question 2 de l'exercice 1
COMPONENT add4 IS
PORT (A,B : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
Cin : IN STD_LOGIC; --retenue entrée dans le schéma
S : OUT STD_LOGIC_VECTOR(4 DOWNTO 0)); --retenue en S(4)
END COMPONENT add4;
-- fils internes entre les sorties des ou exclusifs et les entrées B(i) de l'additionneur
SIGNAL s_B : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
-- Fabrication des fils internes avec les OU EXCLUSIFs
s_B(0) <= B(0) XOR Cin;
s_B(1) <= B(0) XOR Cin;
s_B(2) <= B(2) XOR Cin;
s_B(3) <= B(3) XOR Cin;
-- cablage du 7483 = add4
i0: add4 PORT MAP(
A => E,
B => s_B,
Cin => Cin,
S(3 DOWNTO 0) => S,
S(4) => Cout);
END arch_XS3Reversible;
</source>

auquel vous ajoutez votre code de l'exercice 1 (question 2) ou le code plus compact de l'énoncé qui a la même entité.

Le fichier de contrainte peut être simplifié à :

<pre>
To,Direction,Location,I/O Bank,VREF Group,Fitter Location,I/O Standard,Reserved,Current Strength,Slew Rate,Differential Pair,Strict Preservation

E[0],Unknown,PIN_C10,7,B7_N0,PIN_C10,3.3-V LVTTL,,,,,
E[1],Unknown,PIN_C11,7,B7_N0,PIN_C11,3.3-V LVTTL,,,,,
E[2],Unknown,PIN_D12,7,B7_N0,,3.3-V LVTTL,,,,,
E[3],Unknown,PIN_C12,7,B7_N0,,3.3-V LVTTL,,,,,
Cin,Unknown,PIN_A12,7,B7_N0,,3.3-V LVTTL,,,,,

S[0],Unknown,PIN_A8,7,B7_N0,PIN_A8,3.3-V LVTTL,,,,,
S[1],Unknown,PIN_A9,7,B7_N0,,3.3-V LVTTL,,,,,
S[2],Unknown,PIN_A10,7,B7_N0,,3.3-V LVTTL,,,,,
S[3],Unknown,PIN_B10,7,B7_N0,,3.3-V LVTTL,,,,,
Cout,Unknown,PIN_D13,7,B7_N0,,3.3-V LVTTL,,,,,
</pre>

==Exercice 3==
===Première partie===
Le comparateur très simplifié est donné maintenant :
<source lang=VHDL>
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use ieee.std_logic_unsigned.all;

entity COMPM4_exo3 is
port(
GT : out std_logic;
LT : out std_logic;

A : in std_logic_vector(3 downto 0);
B : in std_logic_vector(3 downto 0);
);
end COMPM4_exo3;

architecture COMPM4_exo3_V of COMPM4_exo3 is

begin
GT <= '1' when (A > B ) else '0';
LT <= '1' when (A < B) else '0';

end COMPM4_exo3_V;
</source>
Ce comparateur peut être essayé tout seul avec le fichier de contraintes :
<pre>
To,Direction,Location,I/O Bank,VREF Group,Fitter Location,I/O Standard,Reserved,Current Strength,Slew Rate,Differential Pair,Strict Preservation

A[0],Unknown,PIN_C10,7,B7_N0,PIN_C10,3.3-V LVTTL,,,,,
A[1],Unknown,PIN_C11,7,B7_N0,PIN_C11,3.3-V LVTTL,,,,,
A[2],Unknown,PIN_D12,7,B7_N0,,3.3-V LVTTL,,,,,
A[3],Unknown,PIN_C12,7,B7_N0,,3.3-V LVTTL,,,,,
B[0],Unknown,PIN_A12,7,B7_N0,,3.3-V LVTTL,,,,,
B[1],Unknown,PIN_B12,7,B7_N0,,3.3-V LVTTL,,,,,
B[2],Unknown,PIN_A13,7,B7_N0,,3.3-V LVTTL,,,,,
B[3],Unknown,PIN_A14,7,B7_N0,,3.3-V LVTTL,,,,,

GT,Unknown,PIN_A8,7,B7_N0,PIN_A8,3.3-V LVTTL,,,,,
LT,Unknown,PIN_A9,7,B7_N0,,3.3-V LVTTL,,,,,
</pre>
===Deuxième partie===
; Table de vérité du comparateur à 9
:{| border cellspacing="0" width="150"
|- style = "background:#b3e2d1;text-align:center"
| colspan="4"|Entrées||colspan="1"|Sorties
|- style="text-align:center"
|'''A3'''||'''A2'''||'''A1'''||'''A0'''||'''GT'''
|- style="text-align:center"
|0||0||0||0||0
|- style="text-align:center"
|0||0||0||1||0
|- style="text-align:center"
|0||0||1||0||0
|- style="text-align:center"
|0||0||1||1||0
|- style="text-align:center"
|0||1||0||0||0
|- style="text-align:center"
|0||1||0||1||0
|- style="text-align:center"
|0||1||1||0||0
|- style="text-align:center"
|0||1||1||1||0
|- style="text-align:center"
|1||0||0||0||0
|- style="text-align:center"
|1||0||0||1||0
|- style="text-align:center"
|1||0||1||0||1
|- style="text-align:center"
|1||0||1||1||1
|- style="text-align:center"
|1||1||0||0||1
|- style="text-align:center"
|1||1||0||1||1
|- style="text-align:center"
|1||1||1||0||1
|- style="text-align:center"
|1||1||1||1||1
|}

Le programme VHDL est donc :
<source lang=VHDL>
library ieee;
use ieee.std_logic_1164.all;
--use ieee.std_logic_arith.all;
--use ieee.std_logic_unsigned.all;

entity comp9 is port(
A : in std_logic_vector(3 downto 0); -- 8 entrées pour deux digits en entree
GT out std_logic); -- deux digits de 7 segments en sortie
end exo4a;

ARCHITECTURE behavior OF comp9 IS

BEGIN
with A select
GT <= '1' WHEN "1010"|"1011"|"1100"|"1101"|"1110"|"1111",
'0' WHEN OTHERS;
END behavior;
</source>

Maintenant pour l'équation simplifiée, on remplit le tableau de Karnaugh :

{| class="wikitable sortable" border="0"
|+
Table de Karnaugh
!S
!A1 A0
!00
!01
!11
!10
|- style = "text-align:center"
|A3 A2
| \
|
|
|
|
|-
|00
|
|0
|0
|0
|0
|-
|01
|
|0
|0
|0
|0
|-
|11
|
|1
|1
|1
|1
|-
|10
|
|0
|0
|1
|1
|}

Ce tableau de Karnaugh donne l'équation simplifiée :
GT = A3.A2 + A3.A1

Soit en VHDL :
<source lang=VHDL>
library ieee;
use ieee.std_logic_1164.all;
--use ieee.std_logic_arith.all;
--use ieee.std_logic_unsigned.all;

entity comp9 is port(
A : in std_logic_vector(3 downto 0); -- 8 entrées pour deux digits en entree
GT out std_logic); -- deux digits de 7 segments en sortie
end exo4a;

ARCHITECTURE behavior OF comp9 IS

BEGIN
GT <= (A(3) AND A(2)) OR (A(3) AND A(1));
END behavior;
</source>

==Exercice 4==
La synthèse en MUX n'a pas beaucoup d'intérêt avec les FPGA.

Pour ceux qui voudraient s'y lancer, nous vous rappelons que le principe est le suivant :
*On câble les entrées sur les entrées de sélections (ici "sel")
*on met les 1 et 0 sur les entrées 8 entrées du multiplexeur dans l'ordre de la table de vérité si nos poids sur "sel" ont été choisi dans le même ordre que le table de vérité.

Par exemple, la
; Table de vérité
:{| border cellspacing="0" width="150"
|- style = "background:#b3e2d1;text-align:center"
| colspan="3"|Entrées||colspan="2"|Sorties
|- style="text-align:center"
|'''e(2)=Cin'''||'''e(1)=B'''||'''e(0)=A'''||'''S(1)=Cout'''||'''S(0)=S'''
|- style="text-align:center"
||0||0||0||'''0'''||'''0'''
|- style="text-align:center"
||0||0||1||'''0'''||'''1'''
|- style="text-align:center"
||0||1||0||'''0'''||'''1'''
|- style="text-align:center"
||0||1||1||'''1'''||'''0'''
|- style="text-align:center"
||1||0||0||'''0'''||'''1'''
|- style="text-align:center"
||1||0||1||'''1'''||'''0'''
|- style="text-align:center"
||1||1||0||'''1'''||'''0'''
|- style="text-align:center"
||1||1||1||'''1'''||'''1'''
|}

sera réalisé en câblant e(2) sur sel(2), e(1) sur sel(1) et e(0) sur sel(0) pour les deux multiplexeurs (ben oui il y a deux sorties donc deux multiplexeurs).

Alors la première colonne S(1) de la table de vérité ira dans l'ordre sur e(0),e(1),...,e(7) tandis que la deuxième colonne S(0) de la table de vérité ira dans l'ordre sur e(0),e(1),...,e(7) du deuxième mux.

Cours:TP M1102 TP 6 Corr

2020-10-01T15:54:34Z

SergeMoutou : /* Question 4 */

<accesscontrol>Acces:Prof</accesscontrol>
=TP6=
==Exercice 1 : le réveil==
Il n'y a pas grand chose à dire sur la correction à part que l'on n'utilise pas l'horloge 50 MHz directement mais le 3Hz que l'on sait fabriquer depuis le tp 3.

<source lang=vhdl>
-- Vérifié OK le 29/09/20
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
ENTITY tp6 IS PORT (
clk, key, trip : IN std_logic;
Led0: OUT std_logic);
END tp6;

ARCHITECTURE arch_tp6 OF tp6 IS
-- les composants :
COMPONENT SequSonnerie IS
PORT(
clock,Key,Trip,ena :IN std_logic;
Ring :OUT std_logic
);
END COMPONENT SequSonnerie;

COMPONENT cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END COMPONENT cmpt24bits;
-- LE FIL INTENE
SIGNAL s_horloge_lente : std_logic;
BEGIN
i1 : cmpt24bits PORT MAP(
clk_50MHz => clk,
clk_slow => s_horloge_lente);

i2 : SequSonnerie PORT MAP (
clock => s_horloge_lente,
Key => Key,
Trip => Trip,
ena => '1',
Ring => led0);
END arch_tp6;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
ENTITY SequSonnerie IS
PORT(
clock,Key,Trip,ena :IN std_logic;
Ring :OUT std_logic
);
END SequSonnerie;

ARCHITECTURE arch_SequSonnerie OF SequSonnerie IS
TYPE typetat IS (Armed, Off, Ringing);
SIGNAL etatp, etatf : typetat;
BEGIN
-- partie séquentielle
PROCESS (clock) BEGIN -- 1er process
IF Clock ='1' AND Clock'EVENT THEN
IF ena = '1' then
etatp <= etatf;
END IF;
END IF;
END PROCESS;
PROCESS(etatp) BEGIN --2eme process
CASE etatp IS
WHEN Off => IF key ='1' THEN etatf <= Armed;
ELSE etatf <= Off;
END IF;
WHEN Armed => IF Key = '0' THEN
etatf <= Off;
ELSIF Trip ='1' THEN
etatf <= Ringing;
ELSE etatf <= Armed;
END IF;
WHEN Ringing => IF Key ='0' THEN
etatf <= Off;
ELSE etatf <= Ringing;
END IF;
END CASE;
END PROCESS;
-- partie combinatoire
Ring <= '1' WHEN etatp=Ringing ELSE
'0';
END arch_SequSonnerie;

-- horloge lente 3 Hz
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END cmpt24bits;

ARCHITECTURE arch_cmpt24bits OF cmpt24bits IS
signal cmpt : std_logic_vector(23 downto 0);
BEGIN
process(clk_50MHz) begin
if rising_edge(clk_50MHz) then
cmpt <= cmpt + 1;
end if;
end process;
clk_slow <= cmpt(23); -- partie combinatoire de construction de l'horloge lente
END arch_cmpt24bits;
</source>

Voici le fichier de contraintes associé :

<pre>
To,Direction,Location,I/O Bank,VREF Group,Fitter Location,I/O Standard,Reserved,Current Strength,Slew Rate,Differential Pair,Strict Preservation

clk,Input,PIN_P11,,,,3.3-V LVTTL,,,,,

Key,Unknown,PIN_C10,7,B7_N0,PIN_C10,3.3-V LVTTL,,,,,
Trip,Unknown,PIN_C11,7,B7_N0,PIN_C11,3.3-V LVTTL,,,,,

LED0,Unknown,PIN_A8,7,B7_N0,PIN_A8,3.3-V LVTTL,,,,,
</pre>

==Exercice 2==
Voici le programme corrigé :
<source lang=vhdl>
-- Vérifié OK le 30/09/20
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- pour la mémoire
LIBRARY lpm;
USE lpm.lpm_components.ALL;

entity tp6 is port(
clk_50 : in std_logic;
hex0 : out std_logic_vector(6 downto 0));
end tp6;

architecture arch_top of tp6 is
COMPONENT cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END COMPONENT;
COMPONENT cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC;
clk_slow : OUT STD_LOGIC);
END COMPONENT;
SIGNAL s_clk_slow : std_logic;
SIGNAL s_transcod : std_logic_vector(3 downto 0);
begin
lent: cmpt24bits port map(
clk_50MHz => clk_50,
clk_slow => s_clk_slow);
cmpt: cmpt4bits port map(
clk => s_clk_slow,
cnt => s_transcod);
ic3 : lpm_rom GENERIC MAP (
LPM_ADDRESS_CONTROL => "UNREGISTERED",
LPM_FILE => "TP6exo2.mif",
LPM_WIDTH => 8,
LPM_WIDTHAD => 4)
PORT MAP (
outclock => s_clk_slow,
address => s_transcod,
q(6 downto 0) => hex0
);
end arch_top;
-- horloge lente 3 Hz
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END cmpt24bits;

ARCHITECTURE arch_cmpt24bits OF cmpt24bits IS
signal cmpt : std_logic_vector(23 downto 0);
BEGIN
process(clk_50MHz) begin
if rising_edge(clk_50MHz) then
cmpt <= cmpt + 1;
end if;
end process;
clk_slow <= cmpt(23); -- partie combinatoire de construction de l'horloge lente
END arch_cmpt24bits;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END cmpt4bits;

ARCHITECTURE arch_cmpt4bits OF cmpt4bits IS
signal cmpt : std_logic_vector(3 downto 0);
BEGIN
process(clk) begin
if rising_edge(clk) then
cmpt <= cmpt + 1;
end if;
end process;
cnt <= cmpt;
END arch_cmpt4bits;
</source>

Nous donnons maintenant le fichier mif :
<pre>
DEPTH = 16;
WIDTH = 8;

ADDRESS_RADIX = HEX;
DATA_RADIX = HEX;
CONTENT
BEGIN
[0..0f] : 0;
0000 : 40;
0001 : 79;
0002 : 24;
0003 : 30;
0004 : 19;
0005 : 12;
0006 : 02;
0007 : 78;
0008 : 00;
0009 : 10;
000a : 08;
000b : 03;
000c : 46;
000d : 21;
000e : 06;
000f : 0e;
END;
</pre>

<big>'''Ce fichier mif doit s'appeler TP6exo2.mif et se trouver dans le répertoire du projet !'''</big> Ce qui décide de cela est la ligne
<source lang=vhdl>
-- Pour trouver le nom du fichier mif et son chemin
LPM_FILE => "TP6exo2.mif",
</source>
dans l'instanciation de la mémoire. Ceci peut naturellement être changé.

Vient maintenant le fichier de contraintes :
<pre>
To,Direction,Location,I/O Bank,VREF Group,Fitter Location,I/O Standard,Reserved,Current Strength,Slew Rate,Differential Pair,Strict Preservation

clk_50,Input,PIN_P11,,,,3.3-V LVTTL,,,,,

Key,Unknown,PIN_C10,7,B7_N0,PIN_C10,3.3-V LVTTL,,,,,
Trip,Unknown,PIN_C11,7,B7_N0,PIN_C11,3.3-V LVTTL,,,,,

LED0,Unknown,PIN_A8,7,B7_N0,PIN_A8,3.3-V LVTTL,,,,,

HEX0[0],Unknown,PIN_C14,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[1],Unknown,PIN_E15,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[2],Unknown,PIN_C15,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[3],Unknown,PIN_C16,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[4],Unknown,PIN_E16,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[5],Unknown,PIN_D17,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[6],Unknown,PIN_C17,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[7],Unknown,PIN_D15,7,B7_N0,,3.3-V LVTTL,,,,,
</pre>

Le fait que l'ensemble des données ci-dessus (fichier .mif) finisse dans un mémoire interne du FPGA est indiqué dans le rapport de compilation (Compilation Report) sous la forme :
<pre>
Total memory bits 128 / 1,677,312 ( < 1 % )
</pre>
Cela vous précise que vous n'utilisez même pas 1% de la mémoire disponible dans votre FPGA.

==Exercice 3==
Seul le fichier .mif est à changer par rapport à l'exercice 2. Voici le nouveau contenu :
<pre>
DEPTH = 16;
WIDTH = 8;

ADDRESS_RADIX = HEX;
DATA_RADIX = HEX;
CONTENT
BEGIN
[0..0f] : 0;
0000 : 03;
0001 : 23;
0002 : 2b;
0003 : 71;
0004 : 23;
0005 : 63;
0006 : 2f;
0007 : 7f;
0008 : 08;
0009 : 7f;
000a : 07;
000b : 23;
000c : 63;
000d : 12;
000e : 7f;
000f : 7f;
END;
</pre>

==Exercice 4==
===Question 1===
Le fichier VHDL est changé de manière très mineure par rapport à celui de l'exercice 2. Les sorties s'appellent toujours HEX0 sont sur 8 bits maintenant et sont maintenant destinées aux leds.

<source lang=VHDL>
-- testé 0K le 30/09/20
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- pour la mémoire
LIBRARY lpm;
USE lpm.lpm_components.ALL;

entity tp6 is port(
clk_50 : in std_logic;
hex0 : out std_logic_vector(7 downto 0)); -- changé pour exercice 4
end tp6;

architecture arch_top of tp6 is
COMPONENT cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END COMPONENT;
COMPONENT cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC;
clk_slow : OUT STD_LOGIC);
END COMPONENT;
SIGNAL s_clk_slow : std_logic;
SIGNAL s_transcod : std_logic_vector(3 downto 0);
begin
lent: cmpt24bits port map(
clk_50MHz => clk_50,
clk_slow => s_clk_slow);
cmpt: cmpt4bits port map(
clk => s_clk_slow,
cnt => s_transcod);
ic3 : lpm_rom GENERIC MAP (
LPM_ADDRESS_CONTROL => "UNREGISTERED",
LPM_FILE => "TP6exo2.mif",
LPM_WIDTH => 8,
LPM_WIDTHAD => 4)
PORT MAP (
outclock => s_clk_slow,
address => s_transcod,
q => hex0 -- changé pour exercice 4
);
end arch_top;
-- horloge lente 3 Hz
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END cmpt24bits;

ARCHITECTURE arch_cmpt24bits OF cmpt24bits IS
signal cmpt : std_logic_vector(23 downto 0);
BEGIN
process(clk_50MHz) begin
if rising_edge(clk_50MHz) then
cmpt <= cmpt + 1;
end if;
end process;
clk_slow <= cmpt(23); -- partie combinatoire de construction de l'horloge lente
END arch_cmpt24bits;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END cmpt4bits;

ARCHITECTURE arch_cmpt4bits OF cmpt4bits IS
signal cmpt : std_logic_vector(3 downto 0);
BEGIN
process(clk) begin
if rising_edge(clk) then
cmpt <= cmpt + 1;
end if;
end process;
cnt <= cmpt;
END arch_cmpt4bits;
</source>

Le nouveau fichier de contrainte est :
<pre>
To,Direction,Location,I/O Bank,VREF Group,Fitter Location,I/O Standard,Reserved,Current Strength,Slew Rate,Differential Pair,Strict Preservation

clk_50,Input,PIN_P11,,,,3.3-V LVTTL,,,,,

HEX0[0],Unknown,PIN_A8,7,B7_N0,PIN_A8,3.3-V LVTTL,,,,,
HEX0[1],Unknown,PIN_A9,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[2],Unknown,PIN_A10,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[3],Unknown,PIN_B10,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[4],Unknown,PIN_D13,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[5],Unknown,PIN_C13,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[6],Unknown,PIN_E14,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[7],Unknown,PIN_D14,7,B7_N0,,3.3-V LVTTL,,,,,
</pre>

Et enfin le nouveau fichier .mif est :

<pre>
DEPTH = 16;
WIDTH = 8;

ADDRESS_RADIX = HEX;
DATA_RADIX = HEX;
CONTENT
BEGIN
[0..0f] : 0;
0000 : 01;
0001 : 02;
0002 : 04;
0003 : 08;
0004 : 10;
0005 : 20;
0006 : 40;
0007 : 80;
0008 : 40;
0009 : 20;
000a : 10;
000b : 08;
000c : 04;
000d : 02;
000e : 01;
000f : ff;
END;
</pre>

===Question 2===
Seul le fichier .mif est à changer :

<pre>
DEPTH = 16;
WIDTH = 8;

ADDRESS_RADIX = HEX;
DATA_RADIX = HEX;
CONTENT
BEGIN
[0..0f] : 0;
0000 : 04;
0001 : 02;
0002 : 04;
0003 : 08;
0004 : 04;
0005 : 02;
0006 : 01;
0007 : 02;
0008 : 04;
0009 : 08;
000a : 10;
000b : 20;
000c : 40;
000d : 80;
000e : 40;
000f : ff;
END;
</pre>

=== Information supplémentaire sur les LPM===
Nous donnons pour information l'ensemble de la question 2 entièrement réalisé avec des compteurs '''LPM'''. Notez que <big>'''Ceci est réalisé dans les règles de l'art'''</big> : la même horloge est utilisée par les deux compteurs et la mémoire.
<source lang=vhdl>
--Vérifié OK le 29/09/20
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- pour la mémoire et les deux compteurs
LIBRARY lpm;
USE lpm.lpm_components.ALL;

entity tp6 is port(
clk_50 : in std_logic;
hex0 : out std_logic_vector(7 downto 0)); -- changé pour exercice 4
end tp6;

architecture arch_top of tp6 is
SIGNAL s_clk_slow : std_logic;
SIGNAL s_eno : std_logic;
SIGNAL s_transcod : std_logic_vector(3 downto 0);
begin
-- compteur 24 bits
ic1: lpm_counter GENERIC MAP (
LPM_WIDTH => 24
)
PORT MAP (CLOCK => clk_50,
eq(0) => s_eno); -- pas possible avec :(2^24 - 1) = 16777215

-- compteur 4 bits
ic2: lpm_counter GENERIC MAP (
LPM_WIDTH => 4
)
PORT MAP (CLOCK => clk_50,
cnt_en => s_eno,
q => s_transcod);
ic3 : lpm_rom GENERIC MAP (
LPM_ADDRESS_CONTROL => "UNREGISTERED",
LPM_FILE => "TP6exo2.mif",
LPM_WIDTH => 8,
LPM_WIDTHAD => 4)
PORT MAP (
outclock => clk_50,
address => s_transcod,
q => hex0 -- changé pour exercice 4
);
end arch_top;
</source>
Notez aussi comme le code est devenu compact.

==Exercice 5==
===Question 1===

Le nouveau fichier VHDL est
<source lang=VHDL>
-- Testé 0K le 1/10/20
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity tp6 is port(
clk_50 : in std_logic;
hex0 : out std_logic_vector(6 downto 0));
end tp6;

architecture arch_top of tp6 is
-- compteur 4 bits
COMPONENT cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END COMPONENT;
-- compteur 24 bits pour l'horloge lente
COMPONENT cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC;
clk_slow : OUT STD_LOGIC);
END COMPONENT;
COMPONENT rams_21a is
port (clk : in std_logic;
en : in std_logic;
addr : in std_logic_vector(3 downto 0);
data : out std_logic_vector(7 downto 0));
end COMPONENT rams_21a;
SIGNAL s_clk_slow : std_logic;
SIGNAL s_transcod : std_logic_vector(3 downto 0);
begin
lent: cmpt24bits port map(
clk_50MHz => clk_50,
clk_slow => s_clk_slow);
cmpt: cmpt4bits port map(
clk => s_clk_slow,
cnt => s_transcod);
ic3 : rams_21a PORT MAP (
clk => s_clk_slow,
en => '1',
addr => s_transcod,
data(6 downto 0) => hex0
);
end arch_top;
-- horloge lente 3 Hz
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END cmpt24bits;

ARCHITECTURE arch_cmpt24bits OF cmpt24bits IS
signal cmpt : std_logic_vector(23 downto 0);
BEGIN
process(clk_50MHz) begin
if rising_edge(clk_50MHz) then
cmpt <= cmpt + 1;
end if;
end process;
clk_slow <= cmpt(23); -- partie combinatoire de construction de l'horloge lente
END arch_cmpt24bits;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END cmpt4bits;

ARCHITECTURE arch_cmpt4bits OF cmpt4bits IS
signal cmpt : std_logic_vector(3 downto 0);
BEGIN
process(clk) begin
if rising_edge(clk) then
cmpt <= cmpt + 1;
end if;
end process;
cnt <= cmpt;
END arch_cmpt4bits;

--
-- ROMs Using Block RAM Resources.
-- VHDL code for a ROM with registered output (template 1)
--
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity rams_21a is
port (clk : in std_logic;
en : in std_logic;
addr : in std_logic_vector(3 downto 0);
data : out std_logic_vector(7 downto 0));
end rams_21a;
architecture syn of rams_21a is
type rom_type is array (0 to 15) of std_logic_vector (7 downto 0);
-- contenu de la ROM
signal ROM : rom_type:=
(X"40", X"79", X"24", X"30", X"19", X"12",
X"02", X"78", X"00", X"10", X"08", X"03",
X"46", X"21", X"06", X"0E");
begin
process (clk)
begin
if (clk'event and clk = '1') then
if (en = '1') then
data <= ROM(conv_integer(addr));
end if;
end if;
end process;
end syn;

</source>

Mais le rapport de compilation donne :

<pre>
Total memory bits 0 / 1,677,312 ( 0 % )
</pre>

ce qui indique que le compilateur n'a pas utilisé de mémoire interne pour réaliser cette mémoire !

===Question 2===
Vous n'avez qu'à changer le fichier de contraintes pour que les sorties se fassent sur les leds. '''ATTENTION''' cependant la taille de le sortie sur 7 segments est à adpter pour les 8 leds.

Le contenu de la mémoire est à changer aussi.

===Question 3===
Cette question dispose de son corrigé accessible tout le temps et présente dans l'énoncé.

Gilles Millon m'a proposé une autre solution. Je ne sais plus s'il l'a réalisée en pratique, mais si c'est le cas il peut la mettre ici.

==Exercice 6==
===Question 1===
Il y a 9 valeurs possibles pour les sorties : 0,1,2,3,4,5,6,7,8 leds allumées. On doit donc choisir un bis d'adresse de 4 bits. Cela revient donc à utiliser le même type de mémoire que ce que l'on a utilisé jusqu'à présent :
<source lang = VHDL>
lpm_rom GENERIC MAP (
LPM_ADDRESS_CONTROL => "UNREGISTERED",
LPM_FILE => "TP6exo2.mif",
LPM_WIDTH => 8, -- 8 bits de données
LPM_WIDTHAD => 4) -- 4 bits de bus d'adresse
</source>

===Question 2 et 3===
On a plutôt utilisé un compteur qui compte de 0 à 15 et on préfère doubler quelques affichage. Cela revient à peu près à ne pas tenir compte du poids faible. A peu près car ce n'est pas vrai pour 0 et pour 8. Voici donc le contenu de la mémoire :
<pre>
DEPTH = 16;
WIDTH = 8;

ADDRESS_RADIX = HEX;
DATA_RADIX = HEX;
CONTENT
BEGIN
[0..0f] : 0;
0000 : 00;
0001 : 01;
0002 : 01;
0003 : 03;
0004 : 03;
0005 : 07;
0006 : 07;
0007 : 0f;
0008 : 0f;
0009 : 1f;
000a : 1f;
000b : 3f;
000c : 3f;
000d : 7f;
000e : 7f;
000f : ff;
END;
</pre>

Et voici le programme VHDL correspondant :
<source lang=vhdl>
--testé OK le 1/10/20
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- pour la mémoire
LIBRARY lpm;
USE lpm.lpm_components.ALL;

entity tp6 is port(
clk_50 : in std_logic;
hex0 : out std_logic_vector(7 downto 0)); -- changé pour exercice 4
end tp6;

architecture arch_top of tp6 is
COMPONENT cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END COMPONENT;
COMPONENT cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC;
clk_slow : OUT STD_LOGIC);
END COMPONENT;
SIGNAL s_clk_slow : std_logic;
SIGNAL s_transcod : std_logic_vector(3 downto 0);
begin
lent: cmpt24bits port map(
clk_50MHz => clk_50,
clk_slow => s_clk_slow);
cmpt: cmpt4bits port map(
clk => s_clk_slow,
cnt => s_transcod);
ic3 : lpm_rom GENERIC MAP (
LPM_ADDRESS_CONTROL => "UNREGISTERED",
LPM_FILE => "TP6exo2.mif",
LPM_WIDTH => 8,
LPM_WIDTHAD => 4)
PORT MAP (
outclock => s_clk_slow,
address => s_transcod,
q => hex0 -- changé pour exercice 4
);
end arch_top;
-- horloge lente 3 Hz
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END cmpt24bits;

ARCHITECTURE arch_cmpt24bits OF cmpt24bits IS
signal cmpt : std_logic_vector(23 downto 0);
BEGIN
process(clk_50MHz) begin
if rising_edge(clk_50MHz) then
cmpt <= cmpt + 1;
end if;
end process;
clk_slow <= cmpt(23); -- partie combinatoire de construction de l'horloge lente
END arch_cmpt24bits;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END cmpt4bits;

ARCHITECTURE arch_cmpt4bits OF cmpt4bits IS
signal cmpt : std_logic_vector(3 downto 0);
BEGIN
process(clk) begin
if rising_edge(clk) then
cmpt <= cmpt + 1;
end if;
end process;
cnt <= cmpt;
END arch_cmpt4bits;
</source>

===Question 4===
Il est simple de réaliser un compteur/décompteur avec des LPM. Si on veut le faire en VHDL, cela a été fait avec un compteur/décompteur décimal en exercice 4 du TP 5.

Ainsi,
<source lang=VHDL>
if Reset='1' then
cmpt <= "0000";
elsif(rising_edge(Clock)) then
if EN='1' then
if du='1' then
if cmpt="1001" then
cmpt<="0000";
else
cmpt <= cmpt + 1;
end if;
else
if cmpt="0000" then
cmpt<="1001";
else
cmpt <= cmpt - 1;
end if;
end if;
end if;
end if;
</source>
doit se simplifier en :
<source lang=VHDL>
if(rising_edge(Clock)) then
if EN='1' then
if du='1' then
cmpt <= cmpt + 1;
else
cmpt <= cmpt - 1;
end if; --if du='1'
end if; --if EN='1'
end if;-- if(rising_edge(Clock))
</source>
si on retire la gestion du reset. La gestion du '''EN''' pourrait elle aussi être retirée.

Cours:TP M1102 TP 6 Corr

2020-10-01T15:53:06Z

SergeMoutou : /* Question 4 */

Cours:TP M1102 TP 6 Corr

2020-10-01T15:46:57Z

SergeMoutou : /* Question 4 */

Cours:TP M1102 TP 6 Corr

2020-10-01T15:46:10Z

SergeMoutou : /* Question 2 et 3 */

<accesscontrol>Acces:Prof</accesscontrol>
=TP6=
==Exercice 1 : le réveil==
Il n'y a pas grand chose à dire sur la correction à part que l'on n'utilise pas l'horloge 50 MHz directement mais le 3Hz que l'on sait fabriquer depuis le tp 3.

<source lang=vhdl>
-- Vérifié OK le 29/09/20
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
ENTITY tp6 IS PORT (
clk, key, trip : IN std_logic;
Led0: OUT std_logic);
END tp6;

ARCHITECTURE arch_tp6 OF tp6 IS
-- les composants :
COMPONENT SequSonnerie IS
PORT(
clock,Key,Trip,ena :IN std_logic;
Ring :OUT std_logic
);
END COMPONENT SequSonnerie;

COMPONENT cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END COMPONENT cmpt24bits;
-- LE FIL INTENE
SIGNAL s_horloge_lente : std_logic;
BEGIN
i1 : cmpt24bits PORT MAP(
clk_50MHz => clk,
clk_slow => s_horloge_lente);

i2 : SequSonnerie PORT MAP (
clock => s_horloge_lente,
Key => Key,
Trip => Trip,
ena => '1',
Ring => led0);
END arch_tp6;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
ENTITY SequSonnerie IS
PORT(
clock,Key,Trip,ena :IN std_logic;
Ring :OUT std_logic
);
END SequSonnerie;

ARCHITECTURE arch_SequSonnerie OF SequSonnerie IS
TYPE typetat IS (Armed, Off, Ringing);
SIGNAL etatp, etatf : typetat;
BEGIN
-- partie séquentielle
PROCESS (clock) BEGIN -- 1er process
IF Clock ='1' AND Clock'EVENT THEN
IF ena = '1' then
etatp <= etatf;
END IF;
END IF;
END PROCESS;
PROCESS(etatp) BEGIN --2eme process
CASE etatp IS
WHEN Off => IF key ='1' THEN etatf <= Armed;
ELSE etatf <= Off;
END IF;
WHEN Armed => IF Key = '0' THEN
etatf <= Off;
ELSIF Trip ='1' THEN
etatf <= Ringing;
ELSE etatf <= Armed;
END IF;
WHEN Ringing => IF Key ='0' THEN
etatf <= Off;
ELSE etatf <= Ringing;
END IF;
END CASE;
END PROCESS;
-- partie combinatoire
Ring <= '1' WHEN etatp=Ringing ELSE
'0';
END arch_SequSonnerie;

-- horloge lente 3 Hz
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END cmpt24bits;

ARCHITECTURE arch_cmpt24bits OF cmpt24bits IS
signal cmpt : std_logic_vector(23 downto 0);
BEGIN
process(clk_50MHz) begin
if rising_edge(clk_50MHz) then
cmpt <= cmpt + 1;
end if;
end process;
clk_slow <= cmpt(23); -- partie combinatoire de construction de l'horloge lente
END arch_cmpt24bits;
</source>

Voici le fichier de contraintes associé :

<pre>
To,Direction,Location,I/O Bank,VREF Group,Fitter Location,I/O Standard,Reserved,Current Strength,Slew Rate,Differential Pair,Strict Preservation

clk,Input,PIN_P11,,,,3.3-V LVTTL,,,,,

Key,Unknown,PIN_C10,7,B7_N0,PIN_C10,3.3-V LVTTL,,,,,
Trip,Unknown,PIN_C11,7,B7_N0,PIN_C11,3.3-V LVTTL,,,,,

LED0,Unknown,PIN_A8,7,B7_N0,PIN_A8,3.3-V LVTTL,,,,,
</pre>

==Exercice 2==
Voici le programme corrigé :
<source lang=vhdl>
-- Vérifié OK le 30/09/20
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- pour la mémoire
LIBRARY lpm;
USE lpm.lpm_components.ALL;

entity tp6 is port(
clk_50 : in std_logic;
hex0 : out std_logic_vector(6 downto 0));
end tp6;

architecture arch_top of tp6 is
COMPONENT cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END COMPONENT;
COMPONENT cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC;
clk_slow : OUT STD_LOGIC);
END COMPONENT;
SIGNAL s_clk_slow : std_logic;
SIGNAL s_transcod : std_logic_vector(3 downto 0);
begin
lent: cmpt24bits port map(
clk_50MHz => clk_50,
clk_slow => s_clk_slow);
cmpt: cmpt4bits port map(
clk => s_clk_slow,
cnt => s_transcod);
ic3 : lpm_rom GENERIC MAP (
LPM_ADDRESS_CONTROL => "UNREGISTERED",
LPM_FILE => "TP6exo2.mif",
LPM_WIDTH => 8,
LPM_WIDTHAD => 4)
PORT MAP (
outclock => s_clk_slow,
address => s_transcod,
q(6 downto 0) => hex0
);
end arch_top;
-- horloge lente 3 Hz
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END cmpt24bits;

ARCHITECTURE arch_cmpt24bits OF cmpt24bits IS
signal cmpt : std_logic_vector(23 downto 0);
BEGIN
process(clk_50MHz) begin
if rising_edge(clk_50MHz) then
cmpt <= cmpt + 1;
end if;
end process;
clk_slow <= cmpt(23); -- partie combinatoire de construction de l'horloge lente
END arch_cmpt24bits;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END cmpt4bits;

ARCHITECTURE arch_cmpt4bits OF cmpt4bits IS
signal cmpt : std_logic_vector(3 downto 0);
BEGIN
process(clk) begin
if rising_edge(clk) then
cmpt <= cmpt + 1;
end if;
end process;
cnt <= cmpt;
END arch_cmpt4bits;
</source>

Nous donnons maintenant le fichier mif :
<pre>
DEPTH = 16;
WIDTH = 8;

ADDRESS_RADIX = HEX;
DATA_RADIX = HEX;
CONTENT
BEGIN
[0..0f] : 0;
0000 : 40;
0001 : 79;
0002 : 24;
0003 : 30;
0004 : 19;
0005 : 12;
0006 : 02;
0007 : 78;
0008 : 00;
0009 : 10;
000a : 08;
000b : 03;
000c : 46;
000d : 21;
000e : 06;
000f : 0e;
END;
</pre>

<big>'''Ce fichier mif doit s'appeler TP6exo2.mif et se trouver dans le répertoire du projet !'''</big> Ce qui décide de cela est la ligne
<source lang=vhdl>
-- Pour trouver le nom du fichier mif et son chemin
LPM_FILE => "TP6exo2.mif",
</source>
dans l'instanciation de la mémoire. Ceci peut naturellement être changé.

Vient maintenant le fichier de contraintes :
<pre>
To,Direction,Location,I/O Bank,VREF Group,Fitter Location,I/O Standard,Reserved,Current Strength,Slew Rate,Differential Pair,Strict Preservation

clk_50,Input,PIN_P11,,,,3.3-V LVTTL,,,,,

Key,Unknown,PIN_C10,7,B7_N0,PIN_C10,3.3-V LVTTL,,,,,
Trip,Unknown,PIN_C11,7,B7_N0,PIN_C11,3.3-V LVTTL,,,,,

LED0,Unknown,PIN_A8,7,B7_N0,PIN_A8,3.3-V LVTTL,,,,,

HEX0[0],Unknown,PIN_C14,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[1],Unknown,PIN_E15,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[2],Unknown,PIN_C15,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[3],Unknown,PIN_C16,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[4],Unknown,PIN_E16,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[5],Unknown,PIN_D17,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[6],Unknown,PIN_C17,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[7],Unknown,PIN_D15,7,B7_N0,,3.3-V LVTTL,,,,,
</pre>

Le fait que l'ensemble des données ci-dessus (fichier .mif) finisse dans un mémoire interne du FPGA est indiqué dans le rapport de compilation (Compilation Report) sous la forme :
<pre>
Total memory bits 128 / 1,677,312 ( < 1 % )
</pre>
Cela vous précise que vous n'utilisez même pas 1% de la mémoire disponible dans votre FPGA.

==Exercice 3==
Seul le fichier .mif est à changer par rapport à l'exercice 2. Voici le nouveau contenu :
<pre>
DEPTH = 16;
WIDTH = 8;

ADDRESS_RADIX = HEX;
DATA_RADIX = HEX;
CONTENT
BEGIN
[0..0f] : 0;
0000 : 03;
0001 : 23;
0002 : 2b;
0003 : 71;
0004 : 23;
0005 : 63;
0006 : 2f;
0007 : 7f;
0008 : 08;
0009 : 7f;
000a : 07;
000b : 23;
000c : 63;
000d : 12;
000e : 7f;
000f : 7f;
END;
</pre>

==Exercice 4==
===Question 1===
Le fichier VHDL est changé de manière très mineure par rapport à celui de l'exercice 2. Les sorties s'appellent toujours HEX0 sont sur 8 bits maintenant et sont maintenant destinées aux leds.

<source lang=VHDL>
-- testé 0K le 30/09/20
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- pour la mémoire
LIBRARY lpm;
USE lpm.lpm_components.ALL;

entity tp6 is port(
clk_50 : in std_logic;
hex0 : out std_logic_vector(7 downto 0)); -- changé pour exercice 4
end tp6;

architecture arch_top of tp6 is
COMPONENT cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END COMPONENT;
COMPONENT cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC;
clk_slow : OUT STD_LOGIC);
END COMPONENT;
SIGNAL s_clk_slow : std_logic;
SIGNAL s_transcod : std_logic_vector(3 downto 0);
begin
lent: cmpt24bits port map(
clk_50MHz => clk_50,
clk_slow => s_clk_slow);
cmpt: cmpt4bits port map(
clk => s_clk_slow,
cnt => s_transcod);
ic3 : lpm_rom GENERIC MAP (
LPM_ADDRESS_CONTROL => "UNREGISTERED",
LPM_FILE => "TP6exo2.mif",
LPM_WIDTH => 8,
LPM_WIDTHAD => 4)
PORT MAP (
outclock => s_clk_slow,
address => s_transcod,
q => hex0 -- changé pour exercice 4
);
end arch_top;
-- horloge lente 3 Hz
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END cmpt24bits;

ARCHITECTURE arch_cmpt24bits OF cmpt24bits IS
signal cmpt : std_logic_vector(23 downto 0);
BEGIN
process(clk_50MHz) begin
if rising_edge(clk_50MHz) then
cmpt <= cmpt + 1;
end if;
end process;
clk_slow <= cmpt(23); -- partie combinatoire de construction de l'horloge lente
END arch_cmpt24bits;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END cmpt4bits;

ARCHITECTURE arch_cmpt4bits OF cmpt4bits IS
signal cmpt : std_logic_vector(3 downto 0);
BEGIN
process(clk) begin
if rising_edge(clk) then
cmpt <= cmpt + 1;
end if;
end process;
cnt <= cmpt;
END arch_cmpt4bits;
</source>

Le nouveau fichier de contrainte est :
<pre>
To,Direction,Location,I/O Bank,VREF Group,Fitter Location,I/O Standard,Reserved,Current Strength,Slew Rate,Differential Pair,Strict Preservation

clk_50,Input,PIN_P11,,,,3.3-V LVTTL,,,,,

HEX0[0],Unknown,PIN_A8,7,B7_N0,PIN_A8,3.3-V LVTTL,,,,,
HEX0[1],Unknown,PIN_A9,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[2],Unknown,PIN_A10,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[3],Unknown,PIN_B10,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[4],Unknown,PIN_D13,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[5],Unknown,PIN_C13,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[6],Unknown,PIN_E14,7,B7_N0,,3.3-V LVTTL,,,,,
HEX0[7],Unknown,PIN_D14,7,B7_N0,,3.3-V LVTTL,,,,,
</pre>

Et enfin le nouveau fichier .mif est :

<pre>
DEPTH = 16;
WIDTH = 8;

ADDRESS_RADIX = HEX;
DATA_RADIX = HEX;
CONTENT
BEGIN
[0..0f] : 0;
0000 : 01;
0001 : 02;
0002 : 04;
0003 : 08;
0004 : 10;
0005 : 20;
0006 : 40;
0007 : 80;
0008 : 40;
0009 : 20;
000a : 10;
000b : 08;
000c : 04;
000d : 02;
000e : 01;
000f : ff;
END;
</pre>

===Question 2===
Seul le fichier .mif est à changer :

<pre>
DEPTH = 16;
WIDTH = 8;

ADDRESS_RADIX = HEX;
DATA_RADIX = HEX;
CONTENT
BEGIN
[0..0f] : 0;
0000 : 04;
0001 : 02;
0002 : 04;
0003 : 08;
0004 : 04;
0005 : 02;
0006 : 01;
0007 : 02;
0008 : 04;
0009 : 08;
000a : 10;
000b : 20;
000c : 40;
000d : 80;
000e : 40;
000f : ff;
END;
</pre>

=== Information supplémentaire sur les LPM===
Nous donnons pour information l'ensemble de la question 2 entièrement réalisé avec des compteurs '''LPM'''. Notez que <big>'''Ceci est réalisé dans les règles de l'art'''</big> : la même horloge est utilisée par les deux compteurs et la mémoire.
<source lang=vhdl>
--Vérifié OK le 29/09/20
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- pour la mémoire et les deux compteurs
LIBRARY lpm;
USE lpm.lpm_components.ALL;

entity tp6 is port(
clk_50 : in std_logic;
hex0 : out std_logic_vector(7 downto 0)); -- changé pour exercice 4
end tp6;

architecture arch_top of tp6 is
SIGNAL s_clk_slow : std_logic;
SIGNAL s_eno : std_logic;
SIGNAL s_transcod : std_logic_vector(3 downto 0);
begin
-- compteur 24 bits
ic1: lpm_counter GENERIC MAP (
LPM_WIDTH => 24
)
PORT MAP (CLOCK => clk_50,
eq(0) => s_eno); -- pas possible avec :(2^24 - 1) = 16777215

-- compteur 4 bits
ic2: lpm_counter GENERIC MAP (
LPM_WIDTH => 4
)
PORT MAP (CLOCK => clk_50,
cnt_en => s_eno,
q => s_transcod);
ic3 : lpm_rom GENERIC MAP (
LPM_ADDRESS_CONTROL => "UNREGISTERED",
LPM_FILE => "TP6exo2.mif",
LPM_WIDTH => 8,
LPM_WIDTHAD => 4)
PORT MAP (
outclock => clk_50,
address => s_transcod,
q => hex0 -- changé pour exercice 4
);
end arch_top;
</source>
Notez aussi comme le code est devenu compact.

==Exercice 5==
===Question 1===

Le nouveau fichier VHDL est
<source lang=VHDL>
-- Testé 0K le 1/10/20
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity tp6 is port(
clk_50 : in std_logic;
hex0 : out std_logic_vector(6 downto 0));
end tp6;

architecture arch_top of tp6 is
-- compteur 4 bits
COMPONENT cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END COMPONENT;
-- compteur 24 bits pour l'horloge lente
COMPONENT cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC;
clk_slow : OUT STD_LOGIC);
END COMPONENT;
COMPONENT rams_21a is
port (clk : in std_logic;
en : in std_logic;
addr : in std_logic_vector(3 downto 0);
data : out std_logic_vector(7 downto 0));
end COMPONENT rams_21a;
SIGNAL s_clk_slow : std_logic;
SIGNAL s_transcod : std_logic_vector(3 downto 0);
begin
lent: cmpt24bits port map(
clk_50MHz => clk_50,
clk_slow => s_clk_slow);
cmpt: cmpt4bits port map(
clk => s_clk_slow,
cnt => s_transcod);
ic3 : rams_21a PORT MAP (
clk => s_clk_slow,
en => '1',
addr => s_transcod,
data(6 downto 0) => hex0
);
end arch_top;
-- horloge lente 3 Hz
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END cmpt24bits;

ARCHITECTURE arch_cmpt24bits OF cmpt24bits IS
signal cmpt : std_logic_vector(23 downto 0);
BEGIN
process(clk_50MHz) begin
if rising_edge(clk_50MHz) then
cmpt <= cmpt + 1;
end if;
end process;
clk_slow <= cmpt(23); -- partie combinatoire de construction de l'horloge lente
END arch_cmpt24bits;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END cmpt4bits;

ARCHITECTURE arch_cmpt4bits OF cmpt4bits IS
signal cmpt : std_logic_vector(3 downto 0);
BEGIN
process(clk) begin
if rising_edge(clk) then
cmpt <= cmpt + 1;
end if;
end process;
cnt <= cmpt;
END arch_cmpt4bits;

--
-- ROMs Using Block RAM Resources.
-- VHDL code for a ROM with registered output (template 1)
--
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity rams_21a is
port (clk : in std_logic;
en : in std_logic;
addr : in std_logic_vector(3 downto 0);
data : out std_logic_vector(7 downto 0));
end rams_21a;
architecture syn of rams_21a is
type rom_type is array (0 to 15) of std_logic_vector (7 downto 0);
-- contenu de la ROM
signal ROM : rom_type:=
(X"40", X"79", X"24", X"30", X"19", X"12",
X"02", X"78", X"00", X"10", X"08", X"03",
X"46", X"21", X"06", X"0E");
begin
process (clk)
begin
if (clk'event and clk = '1') then
if (en = '1') then
data <= ROM(conv_integer(addr));
end if;
end if;
end process;
end syn;

</source>

Mais le rapport de compilation donne :

<pre>
Total memory bits 0 / 1,677,312 ( 0 % )
</pre>

ce qui indique que le compilateur n'a pas utilisé de mémoire interne pour réaliser cette mémoire !

===Question 2===
Vous n'avez qu'à changer le fichier de contraintes pour que les sorties se fassent sur les leds. '''ATTENTION''' cependant la taille de le sortie sur 7 segments est à adpter pour les 8 leds.

Le contenu de la mémoire est à changer aussi.

===Question 3===
Cette question dispose de son corrigé accessible tout le temps et présente dans l'énoncé.

Gilles Millon m'a proposé une autre solution. Je ne sais plus s'il l'a réalisée en pratique, mais si c'est le cas il peut la mettre ici.

==Exercice 6==
===Question 1===
Il y a 9 valeurs possibles pour les sorties : 0,1,2,3,4,5,6,7,8 leds allumées. On doit donc choisir un bis d'adresse de 4 bits. Cela revient donc à utiliser le même type de mémoire que ce que l'on a utilisé jusqu'à présent :
<source lang = VHDL>
lpm_rom GENERIC MAP (
LPM_ADDRESS_CONTROL => "UNREGISTERED",
LPM_FILE => "TP6exo2.mif",
LPM_WIDTH => 8, -- 8 bits de données
LPM_WIDTHAD => 4) -- 4 bits de bus d'adresse
</source>

===Question 2 et 3===
On a plutôt utilisé un compteur qui compte de 0 à 15 et on préfère doubler quelques affichage. Cela revient à peu près à ne pas tenir compte du poids faible. A peu près car ce n'est pas vrai pour 0 et pour 8. Voici donc le contenu de la mémoire :
<pre>
DEPTH = 16;
WIDTH = 8;

ADDRESS_RADIX = HEX;
DATA_RADIX = HEX;
CONTENT
BEGIN
[0..0f] : 0;
0000 : 00;
0001 : 01;
0002 : 01;
0003 : 03;
0004 : 03;
0005 : 07;
0006 : 07;
0007 : 0f;
0008 : 0f;
0009 : 1f;
000a : 1f;
000b : 3f;
000c : 3f;
000d : 7f;
000e : 7f;
000f : ff;
END;
</pre>

Et voici le programme VHDL correspondant :
<source lang=vhdl>
--testé OK le 1/10/20
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- pour la mémoire
LIBRARY lpm;
USE lpm.lpm_components.ALL;

entity tp6 is port(
clk_50 : in std_logic;
hex0 : out std_logic_vector(7 downto 0)); -- changé pour exercice 4
end tp6;

architecture arch_top of tp6 is
COMPONENT cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END COMPONENT;
COMPONENT cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC;
clk_slow : OUT STD_LOGIC);
END COMPONENT;
SIGNAL s_clk_slow : std_logic;
SIGNAL s_transcod : std_logic_vector(3 downto 0);
begin
lent: cmpt24bits port map(
clk_50MHz => clk_50,
clk_slow => s_clk_slow);
cmpt: cmpt4bits port map(
clk => s_clk_slow,
cnt => s_transcod);
ic3 : lpm_rom GENERIC MAP (
LPM_ADDRESS_CONTROL => "UNREGISTERED",
LPM_FILE => "TP6exo2.mif",
LPM_WIDTH => 8,
LPM_WIDTHAD => 4)
PORT MAP (
outclock => s_clk_slow,
address => s_transcod,
q => hex0 -- changé pour exercice 4
);
end arch_top;
-- horloge lente 3 Hz
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt24bits IS
PORT(clk_50MHz : IN STD_LOGIC; -- une seule entrée
clk_slow : OUT STD_LOGIC); -- une seule sortie
END cmpt24bits;

ARCHITECTURE arch_cmpt24bits OF cmpt24bits IS
signal cmpt : std_logic_vector(23 downto 0);
BEGIN
process(clk_50MHz) begin
if rising_edge(clk_50MHz) then
cmpt <= cmpt + 1;
end if;
end process;
clk_slow <= cmpt(23); -- partie combinatoire de construction de l'horloge lente
END arch_cmpt24bits;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY cmpt4bits IS
PORT(clk : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END cmpt4bits;

ARCHITECTURE arch_cmpt4bits OF cmpt4bits IS
signal cmpt : std_logic_vector(3 downto 0);
BEGIN
process(clk) begin
if rising_edge(clk) then
cmpt <= cmpt + 1;
end if;
end process;
cnt <= cmpt;
END arch_cmpt4bits;
</source>

===Question 4===
Il est simple de réalise un compteur/décompteur avec des LPM. Si on veut le faire en VHDL, cela a été fait avec un compteur/décompteur décimal en exercice 4 du TP 5.

Cours:TP M1102 TP 6 Corr

2020-10-01T15:41:32Z

SergeMoutou : /* Exercice 6 */